ich würde ganz gern einen (möglichst sehr kompakten) 8x A/D zu ADAT Wandler aufbauen. Als Vorlage habe ich einen ADA8000 vom Uli B., in dem Wavefronts AG1101 A/Ds und der AG1401 ADAT Optogen werkeln. Vorverstärkertechnik und A/D-Technik sind soweit klar und da bringe ich auch Erfahrung mit - Fragen wirft bei mir die Clock-Verteilung / Rückgewinnung in dem Gerät (oder auch überhaupt) auf.
Das Gerät hat vier Clock-Modi:
1. Master 44.1kHz (aus einem 11,2896MHz, 1.Quarz gewonnen kommt das Signal CLK11)
2. Master 48kHz (aus einem 12,288MHz, 2. Quarz gewonnen kommt das Signal CLK12)
3. Slave Adat in (aus Wavefronts AL1402 mit interner PLL kommt das Signal OPTCLK und der Low-Pegel bei Sync OPTLOCK)
4. Slave WordClock (aus einem 4046 PLL(?) kommt das Signal PLLCLK und der Low-Pegel bei Sync PLLLOCK)
So weit, so gut.
Alle CLK-Signale gehen in einen 74HC153 an MUXB Pin 10-13(CLK11 / CLK12 / PLLCLK / OPTCLK). Die beiden Lock-Signale (PLLLOCK, OPTLOCK, Low-Pegel) gehen an MUXA Pin 5 + 6, Pin 3+4 sind auf 5V geklemnmt. Über den Clock-Modus Auswahlschalter kommen noch zwei Low-Pegel SEL A und SEL B die geschaltet werden, wenn entweder Slave Wordclock (SELA), oder Slave ADAT (SELB) eingeschaltet wird. Macht auch Sinn.
Etwas wirr ist in meinem Kopf, was hinter (oder in) dem 74HC153 passiert:
- Aus 2Y (der Ausgang zu den CLK-Eingängen) gehts in zwei in Serie geschalteten 74HC393. Aus dem zweiten 393 kommt dann das Signal ULRCLK.
- Aus dem 1Y (der Ausgang zu den Lock-Pegeln) des 153 wird zu CLKLOCK. Die ULRCLK durchläuft zwei Schmitt-Trigger (74HC132), die an CLKLOCK gebunden sind, um dann zu LRCLK zu werden.
Ich erkläre mir das so:
die Schmitt-Trigger an das CLKLOCK Signal gebunden sollen verhindern, das ein nicht gelocktes Taktsignal verteilt wird (einer sperrt / lässt durch, einer invertiert).
Doch hier stellt sich mir schon eine Frage: CLK11 und CLK12 liegen im MHz-Bereich, müssen also runtergeteilt (-gezählt) werden (durch die zwei 74HC393s in Serie(?)), OPTCLK und PLLCLK sollten doch aber direkt 44.1k und 48k sein, oder etwa nicht? Diese würden dann jedoch ebenso durch 256 geteilt werden....!?
Dann noch eine zur PLL-Funktion: die beiden Slave-Chips (4046 für WC und AG1402 für OPT IN) erhalten ja die externen Taktsignale und brauchen zur phasengleichen Taktrückgewinnung ein Referenzsignal. Die beiden sind aber mit ULRCLK gespeist - das geht nich in meine Birne, da ULRCLK doch aus PLLCLK, oder OPTCLK entsteht - das einzige, was da kompensiert werden könnte ist die Phasenverschiebung durch den 74HC153 und die beiden 74HC393, oder?
Motiviert bin ich durch mein Bestreben nur einen A/D-Wandler aufzubauen, also den OPTOREC AG1402 nicht zu verbauen, dieser "entsperrt" mir aber mein Taktsignal in dieser Schaltung, wenn ich im Master Mode bin (...und alles richtig verstanden habe). Ich müsste dann doch einfach den fehlenden "OPTLOCK"-Pegel einfach mal durch ein Low-Pegel mitschalten, da ich mir doch einfach mal sparen kann zu überprüfen, ob mein Quarz "gelockt" ist
Hier findet man im übrigen das besprochene Schaltbild des ADA8000 (P1):
http://www.gmail.com
Username: groupdiy
Password: thelab
Ich denke gerade zu sehr in deutsch und fühle mich heute nicht besonders in der Lage meine Verständnisprobleme in Englisch zu schildern, deswegen versuche ich es mal hier *hoff*.
Ich weiß, viel Text, ein wenig tiefer drin als "Einstieg", aber ich wende mich doch an die richtigen, oder?
Viele Grüße,
Wilma